IBM revendique une technologie de puce sous 1 nanomètre
- 01IBM annonce une architecture de puce « nanostack » capable d'intégrer 100 milliards de transistors sur une surface minuscule, soit deux fois la densité de sa génération précédente.
- 02La technologie ne crée pas de transistors physiquement sub-1nm (impossible à cause des limites physiques), mais atteint les gains de performance attendus d'une telle miniaturisation théorique.
- 03L'architecture empile verticalement les transistors pour augmenter la densité ; IBM promet une meilleure performance de calcul et efficacité énergétique, particulièrement pour les centres de données IA.

IBM a annoncé une nouvelle architecture de puce capable d'intégrer près de 100 milliards de transistors sur une surface de la taille d'une empreinte digitale, soit environ deux fois la densité de transistors de sa génération précédente. Cette avancée, présentée comme la « première technologie de puce sub-1 nanomètre au monde », repose sur une architecture appelée « nanostack » conçue pour les centres de données IA.
Il est important de clarifier ce que signifie réellement cette annonce. Construire des transistors physiquement plus petits que 1 nanomètre se heurte à des limites physiques insurmontables. IBM ne prétend donc pas avoir créé des composants de cette taille, mais plutôt avoir atteint les améliorations de performance qu'on attendrait d'une telle miniaturisation. La puce est formellement désignée comme étant au nœud 0,7 nanomètre, rebaptisé « 7 angstrom » (puisqu'un nanomètre équivaut à 10 angstroms). Rappelons que ces chiffres de nœud n'ont plus de rapport avec les dimensions physiques réelles des composants depuis des décennies : les puces modernes en 3 ou 2 nanomètres ne contiennent pas de transistors de ces dimensions.
L'architecture nanostack fonctionne en empilant verticalement les transistors selon une disposition décalée pour augmenter la densité dans le même espace. Chaque unité de base se compose de deux transistors liés ensemble, chacun formé de trois nanofeuilles de 5 nanomètres d'épaisseur (environ 15 rangées d'atomes de silicium). Cette approche prolonge le travail antérieur d'IBM sur les transistors en nanofeuillets, qui avaient déjà permis le nœud 2 nanomètres introduit en 2021.
Pour les développeurs et industriels, l'enjeu réside dans les deux bénéfices promis : une augmentation de la performance de calcul et une amélioration de l'efficacité énergétique. Jay Gambetta, directeur d'IBM Research, a qualifié cette avancée de « saut significatif » plutôt que d'une simple progression incrémentale, en soulignant une trajectoire vers un calcul beaucoup plus puissant sans augmentation proportionnelle de la consommation d'énergie. Pour les applications IA en particulier, cette combinaison de densité accrue et d'efficacité énergétique pourrait influencer les coûts opérationnels des centres de données et les capacités de traitement disponibles.
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